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quartus prime lite 仿真怎么做 Quartus Prime Lite 仿真流程与设置说明

2026-10-10 0 次查看

quartus prime lite 仿真需要在 Quartus 工程里区分「功能仿真（RTL 行为级）」和「时序仿真（门级）」两条路径：前者用来验证电路逻辑是否正确，后者在综合、布局布线之后加入延时信息验证时序是否收敛。Lite 版本身不提供完整的波形仿真引擎，通常用 ModelSim-Intel FPGA 版（Quartus 安装时一并安装）或 Questa-Intel FPGA 版来跑仿真，Quartus 负责生成网表、测试平台入口和仿真脚本。

  1. 确认工程与顶层文件是否正确
    打开 Quartus Prime Lite，检查 Project Navigator 中顶层实体名是否与 HDL 文件里的 module/entity 名一致，工程设置里选中正确的顶层文件。如果顶层写错，仿真时会出现例化不到模块、输出全为未知态（X）等现象，所以先核对编译报告里顶层实体是否是你想要仿真的那个。若工程里有多个候选顶层，可在 Assignments 菜单的 Settings 里指定顶层实体并重新分析综合。
  2. 准备测试平台文件
    仿真必须有一个独立的测试平台（Testbench），一般新建一个 Verilog 或 VHDL 文件，里面例化被测模块，给它加时钟和复位，再施加激励信号。测试平台不要设为工程顶层，也不要被综合，建议单独放在 sim 文件夹里。若被测模块有多个输入组合，可用 initial 或 always 块按时间推进产生波形，便于在仿真器里直接观察。测试平台里注意时钟周期与你的设计需求一致，复位要留出足够时间。
  3. 选择功能仿真或时序仿真
    功能仿真只需被测设计文件和测试平台，属于 RTL 行为级验证，速度快，用于确认逻辑功能。时序仿真需要先完成 Analysis & Synthesis、Fitter、Timing Analysis，再由 Quartus 生成带延时信息的网表（如 .vo 或 .sdo 文件）配合仿真库使用，用于检查建立时间、保持时间是否满足。日常先把功能仿真跑通，再跑时序仿真，避免一上来就面对复杂的延时模型。
  4. 在 Quartus 中调用 ModelSim 跑仿真
    在 Quartus 菜单 Tools 里选择 Run Simulation Tool，再进入 RTL Simulation 或 Gate Level Simulation。通过 EDA Tool Settings 的 Simulation 页把仿真工具指定为 ModelSim-Intel FPGA 或 Questa-Intel FPGA，并设置测试平台文件名、仿真库路径和运行时间。执行后会生成仿真脚本并自动打开波形窗口；如果窗口没有自动弹出，检查仿真工具路径是否在 Quartus 的 EDA Tool Options 里正确指向安装目录。
  5. 在 ModelSim 中手动编译与运行
    如果 Quartus 自动调用不顺手，也可单独打开 ModelSim-Intel FPGA 版，新建工程后把被测 HDL 文件和测试平台一起添加进来，先 Compile All，再在 Library 窗口选中测试平台模块，右键 Simulate。运行 run -all 或点 Run 按钮推进仿真，之后把关心的信号 Add Wave 到波形窗口，用 Zoom Full 查看完整时序，并用 Restart 加重新 run 的方式重复验证。
  6. 仿真结果异常时的检查项
    波形全是 X 或全是高阻，先查复位是否有效、时钟是否真的翻转、测试平台有没有把输入接到被测端口。信号一直不变，检查测试平台里激励是不是只在 0 时刻赋值了一次，必要时用循环或延时产生变化。报找不到模块或库，检查仿真库是否已编译、仿真工具版本与 Quartus 是否匹配、测试平台文件名是否与设置一致。时序仿真结果与功能仿真不同，属于正常现象，应重点看是否满足时序约束，而不是要求两者波形完全一样。
  7. 把常用操作固定成流程
    建议每次新建工程后就建好 sim 目录，把测试平台固定命名，例如 tb_顶层名，并在 EDA Tool Settings 里一次性填好仿真工具和运行时间。这样后续修改设计后可直接重新编译并跑仿真，减少重复配置。需要查 Quartus Prime Lite 的下载与安装说明可参考软件页：https://www.xxu5.com/?p=2974