Quartus Prime Lite Edition仿真怎么用

1. 确认当前工程与器件
   打开 Quartus Prime Lite Edition 后先确认已经创建或打开一个 FPGA 工程，而不是空窗口。菜单 Project 下可以查看当前工程路径和顶层实体名称。仿真前要保证工程已经通过 Analysis & Synthesis，至少没有让综合失败的错误。如果只是刚新建工程还没写代码，先补上 Verilog 或 VHDL 顶层文件，并正确设置顶层实体。器件型号是否支持所选仿真流程，可以在 Devices 页面查看，但 Lite Edition 本身支持常见教育和小规模器件，通常不需要额外授权。
2. 选择合适的仿真方式
   Quartus Prime Lite Edition 的仿真通常分两类。一类是功能仿真，在综合前验证代码逻辑，只关心 RTL 行为，不关心门延时；另一类是时序仿真，在布局布线后使用生成的网表和 SDF 延时信息，检查真实时序下功能是否仍正确。源文件改动频繁时先用功能仿真排逻辑错误，接近烧录前再做时序仿真。要注意 Quartus 本身集成的是仿真流程入口，真正跑波形的通常是 ModelSim 或 Questa 等 EDA 仿真器，因此需要先确认电脑上装了对应仿真工具，并且版本与 Quartus 兼容。
3. 在工程中设置 EDA 仿真工具
   在 Quartus Prime Lite Edition 菜单里进入 Assignments 下的 Settings，找到 EDA Tool Settings 中的 Simulation 项。这里可以选择仿真工具名称，并指定输出网表格式。要检查仿真工具路径是否被正确识别，如果列表里找不到 ModelSim 或 Questa，可以在 Options 或 EDA Tool Options 中手动指到安装目录。生成功能仿真网表时通常选择 Verilog 或 VHDL 输出；时序仿真则需要先完成全编译，让 Fitter 产生布局布线后的网表。设置完成后点 OK 保存，再重新运行相应的综合或全编译任务。
4. 准备测试平台并生成仿真文件
   仿真需要测试平台文件作为顶层，也就是常说的 testbench。可以用 Verilog 或 VHDL 编写，在里面给出时钟、复位和输入激励，并实例化待测模块。把测试平台加入工程或单独放在仿真目录中。如果使用 NativeLink 流程，可以在 Settings 的 Simulation 页面里指定测试平台文件名和顶层模块名，然后通过 Tools 下的 Run Simulation Tool 启动。如果使用手动流程，则先执行 Processing 菜单中 Start 下的 Start Test Bench Template Writer 生成模板，再在 ModelSim 中新建工程，把设计文件和测试平台一起编译，最后启动仿真。
5. 运行仿真并查看波形
   启动仿真后，ModelSim 或 Questa 的 Transcript 窗口会输出编译和加载信息。确认没有报「找不到模块」或「未定义」这类编译错误后，把测试平台顶层加入波形窗口，添加需要观察的信号，例如时钟、复位、计数器输出和状态机信号。先运行一段较长时间，再根据观察需要调整缩放。若波形全是红色或未知态，优先检查复位是否有效、时钟是否翻转、测试平台是否真正实例化了待测模块。若功能仿真正确但时序仿真出错，重点看建立时间和保持时间是否满足，以及跨时钟域信号是否做了同步处理。
6. 保存配置并重复验证
   一次仿真通过并不代表工程结束。修改 RTL 后要重新综合，并重新生成仿真网表，再运行同一套测试平台。建议把测试平台、仿真脚本和波形配置文件一起放在工程目录中，方便下次直接打开。如果项目需要多人协作，可以在工程设置里固定仿真工具和输出格式，避免别人打开后找不到仿真入口。每次改动接口、时钟频率或复位极性后，都要重新检查测试平台里的激励是否仍然匹配，否则会出现波形看似正常但实际功能不对的情况。

软件页面：Quartus Prime。